尤其在使用高速數據網絡時，攔截大量信息所需要的時間顯著低于攔截低速數據傳輸所需要的時間。數據雙絞線中的絞合線對在低頻下可以靠自身的絞合來抵抗外來干擾及線對之間的串音，但在高頻情況下(尤其在頻率超過250MHz以上時)，僅靠線對絞合已無法達到抗干擾的目的，只有屏蔽才能夠抵抗外界干擾。電纜屏蔽層的作用就像一個法拉第護罩，干擾信號會進入到屏蔽層里，但卻進入不到導體中。因此，數據傳輸可以無故障運行。由于屏蔽電纜比非屏蔽電纜具有較低的輻射散發，因而防止了網絡傳輸被攔截。屏蔽網絡(屏蔽的電纜及元器件)能夠顯著減小進入到周圍環境中而可能被攔截的電磁能輻射等級。不同干擾場的屏蔽選擇干擾場主要有電磁干擾及射頻干擾兩種。電磁干擾(EMI)主要是低頻干擾，馬達、熒光燈以及電源線是通常的電磁干擾源。射頻干擾(RFI)是指無線頻率干擾，主要是高頻干擾。無線電、電視轉播、雷達及其他無線通訊是通常的射頻干擾源。對于抵抗電磁干擾，選擇編織屏蔽最為有效，因其具有較低的臨界電阻;對于射頻干擾,箔層屏蔽最有效,因編織屏蔽依賴于波長的變化，它所產生的縫隙使得高頻信號可自由進出導體;而對于高低頻混合的干擾場，則要采用具有寬帶覆蓋功能的箔層加編織網的組合屏蔽方式。通常，網狀屏蔽覆蓋率越高，屏蔽效果就越好。

在PCB板的設計當中，可以通過分層、恰當的布局布線和安裝實現PCB的抗ESD設計。在設計過程中，通過預測可以將絕大多數設計修改僅限于增減元器件。通過調整PCB布局布線，能夠很好地防范ESD。以下是一些常見的防范措施。1、盡可能使用多層PCB相對于雙面PCB而言，地平面和電源平面，以及排列緊密的信號線-地線間距能夠減小共模阻抗和感性耦合，使之達到雙面PCB的1/10到1/100。盡量地將每一個信號層都緊靠一個電源層或地線層。對于頂層和底層表面都有元器件、具有很短連接線以及許多填充地的高密度PCB，可以考慮使用內層線。2、對于雙面PCB來說，要采用緊密交織的電源和地柵格。電源線緊靠地線，在垂直和水平線或填充區之間，要盡可能多地連接。一面的柵格尺寸小于等于60mm，如果可能，柵格尺寸應小于13mm。3、確保每一個電路盡可能緊湊。4、盡可能將所有連接器都放在一邊。5、在每一層的機箱地和電路地之間，要設置相同的“隔離區”;如果可能，保持間隔距離為0.64mm。6、PCB裝配時，不要在頂層或者底層的焊盤上涂覆任何焊料。使用具有內嵌墊圈的螺釘來實現PCB與金屬機箱/屏蔽層或接地面上支架的緊密接觸。

臺灣PCB抄板設計隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性已經成為高速數字PCB設計必須關心的問題之一。廠家PCB抄板設計元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導致系統工作不穩定，甚至完全不工作。如何在PCB板的設計過程中充分考慮到信號完整性的因素，并采取有效的控制措施，已經成為當今PCB設計業界中的一個熱門課題。基于信號完整性計算機分析的高速數字PCB板設計方法能有效地實現PCB設計的信號完整性。1. 信號完整性問題概述信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中信號能夠以要求的時序、持續時間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現了信號完整性問題。從廣義上講，信號完整性問題主要表現為5個方面：延遲、反射、串擾、同步切換噪聲(SSN)和電磁兼容性(EMI)。延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發送端發出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統的時序產生影響，在高速數字系統中，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。另外，當PCB板上導線(高速數字系統中稱為傳輸線)的特征阻抗與負載阻抗不匹配時，信號到達接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發生畸變，甚至出現信號的過沖和下沖。信號如果在傳輸線上來回反射，就會產生振鈴和環繞振蕩。

如果阻抗變化只發生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預算要求，阻抗變化必須小于10%。這有時很難做到，以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。如果阻抗變化發生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個端點處都會發生反射，一次是阻抗變大，發生正反射，接著阻抗變小，發生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發生，那么總的反射電壓只有0.04V，小于5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那么阻抗變化處的時延小于0.2ns對應1.2英寸，反射就不會產生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會有問題。

隨著PCB設計復雜度的逐步提高，對于信號完整性的分析除了反射，串擾以及EMI之外，穩定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關器件數目不斷增加，核心電壓不斷減小的時候，電源的波動往往會給系統帶來致命的影響，于是人們提出了新的名詞：電源完整性，簡稱PI(powerintegrity)。當今國際市場上，IC設計比較發達，但電源完整性設計還是一個薄弱的環節。因此本文提出了PCB板中電源完整性問題的產生，分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優化方法與經驗設計，具有較強的理論分析與實際工程應用價值。二、電源噪聲的起因及分析對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結構圖，因為與非門屬于數字器件，它是通過“1”和“0”電平的切換來工作的。隨著IC技術的不斷提高，數字器件的切換速度也越來越快，這就引進了更多的高頻分量，同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中，當與非門輸入全為高電平時，電路中的三極管導通，電路瞬間短路，電源向電容充電，同時流入地線。此時由于電源線和地線上存在寄生電感，我們由公式V=LdI/dt可知，這將在電源線和地線上產生電壓波動，如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時，此時電容放電，將在地線上產生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變，由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道，造成電源不穩定的根源主要在于兩個方面：一是器件高速開關狀態下，瞬態的交變電流過大;