高速數字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結構有關,但線過長會增大分布電容和分布電感,使信號質量,所以時鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分布電容和分布電感的影響.因為應用場合不同具不同的作用,如果蛇形走線在電腦板中出現，其主要起到一個濾波電感的作用，提高電路的抗干擾能力，電腦主機板中的蛇形走線，主要用在一些時鐘信號中，如CIClk,AGPClk，它的作用有兩點：1、阻抗匹配 2、濾波電感。對一些重要信號，如INTEL HUB架構中的HUBLink,一共13根，跑233MHz，要求必須嚴格等長，以消除時滯造成的隱患，繞線是解決辦法。一般來講，蛇形走線的線距>=2倍的線寬。PCI板上的蛇行線就是為了適應PCI 33MHzClock的線長要求。若在一般普通PCB板中，是一個分布參數的 LC濾波器，還可作為收音機天線的電感線圈，短而窄的蛇形走線可做保險絲等等.

產生網絡表：網絡表是電路原理圖設計(SCH)與印制電路板設計(PCB)之間的一座橋梁，它是電路板自動的靈魂。網絡表可以從電路原理圖中獲得，也可從印制電路板中提取出來。(3)印制電路板的設計：印制電路板的設計主要是針對PROTEL99的另外一個重要的部分PCB而言的，在這個過程中，我們借助PROTEL99提供的強大功能實現電路板的版面設計，完成高難度的等工作。但在實踐中，具體主要以下面細分步驟為主：一、電路版設計的先期工作1、利用原理圖設計工具繪制原理圖，并且生成對應的網絡表。當然，有些特殊情況下，如電路版比較簡單，已經有了網絡表等情況下也可以不進行原理圖的設計，直接進入PCB設計系統，在PCB設計系統中，可以直接取用零件封裝，人工生成網絡表。2、手工更改網絡表將一些元件的固定用腳等原理圖上沒有的焊盤定義到與它相通的網絡上，沒任何物理連接的可定義到地或保護地等。將一些原理圖和PCB封裝庫中引腳名稱不一致的器件引腳名稱改成和PCB封裝庫中的一致，特別是二、三極管等。二、畫出自己定義的非標準器件的封裝庫建議將自己所畫的器件都放入一個自己建立的PCB庫專用設計文件。三、設置PCB設計環境和繪制印刷電路的版框含中間的鏤空等1、進入PCB系統后的第Y步就是設置PCB設計環境，包括設置格點大小和類型，光標類型，版層參數，布線參數等等。大多數參數都可以用系統默認值，而且這些參數經過設置之后，符合個人的習慣，以后無須再去修改。2、規劃電路版，主要是確定電路版的邊框，包括電路版的尺寸大小等等。在需要放置固定孔的地方放上適當大小的焊盤。對于3mm的螺絲可用6.5~8mm的外徑和3.2~3.5mm內徑的焊盤對于標準板可從其它板或PCBizard中調入。注意-在繪制電路版地邊框前，一定要將當前層設置成KeepOut層，即禁止布線層。四、打開所有要用到的PCB庫文件后，調入網絡表文件和修改零件封裝這一步是非常重要的一個環節，網絡表是PCB自動布線的靈魂，也是原理圖設計與印象電路版設計的接口，只有將網絡表裝入后，才能進行電路版的布線。在原理圖設計的過程中，ERC檢查不會涉及到零件的封裝問題。因此，原理圖設計時，零件的封裝可能被遺忘，在引進網絡表時可以根據設計情況來修改或補充零件的封裝。當然，可以直接在PCB內人工生成網絡表，并且指定零件封裝。

湖北廠家電路板組裝測試(一) 細節決定成敗PCB設計是一個細致的工作，需要的就是細心和耐心。剛開始做設計的新手經常犯的錯誤就是一些細節錯誤。廠家電路板組裝測試器件管腳弄錯了，器件封裝用錯了，管腳順序畫反了等等，有些可以通過飛線來解決，有些可能就讓一塊板子直接變成了廢品。畫封裝的時候多檢查一遍，投板之前把封裝打印出來和實際器件比一下，多看一眼，多檢查一遍不是強迫癥，只是讓這些容易犯的低級錯誤盡量避免。否則設計的再好看的板子，上面布滿飛線，也就遠談不上優秀了。(二) 學會設置規則其實現在不光高級的PCB設計軟件需要設置布線規則，一些簡單易用的PCB工具同樣可以進行規則設置。人腦畢竟不是機器，那就難免會有疏忽有失誤。所以把一些容易忽略的問題設置到規則里面，讓電腦幫助我們檢查，盡量避免犯一些低級錯誤。另外，完善的規則設置能更好的規范后面的工作。所謂磨刀不誤砍柴工，板子的規模越復雜規則設置的重要性越突出。現在很多EDA工具都有自動布線功能，如果規則設置足夠詳細，讓工具自己幫你去設計，你在一旁喝杯咖啡，不是更愜意的事情嗎?(三) 為別人考慮的越多，自己的工作越少在進行PCB設計的時候，盡量多考慮一些最終使用者的需求。比如，如果設計的是一塊開發板，那么在進行PCB設計的時候就要考慮放置更多的絲印信息，這樣在使用的時候會更方便，不用來回的查找原理圖或者找設計人員支持了。如果設計的是一個量產產品，那么就要更多的考慮到生產線上會遇到的問題，同類型的器件盡量方向一致，器件間距是否合適，板子的工藝邊寬度等等。這些問題考慮的越早，越不會影響后面的設計，也可以減少后面支持的工作量和改板的次數。看上去開始設計上用的時間增加了，實際上是減少了自己后續的工作量。在板子空間信號允許的情況下，盡量放置更多的測試點，提高板子的可測性，這樣在后續調試階段同樣能節省更多的時間，給發現問題提供更多的思路。(四) 畫好原理圖很多工程師都覺得layout工作更重要一些，原理圖就是為了生成網表方便PCB做檢查用的。其實，在后續電路調試過程中原理圖的作用會更大一些。無論是查找問題還是和同事交流，還是原理圖更直觀更方便。另外養成在原理圖中做標注的習慣，把各部分電路在layout的時候要注意到的問題標注在原理圖上，對自己或者對別人都是一個很好的提醒。層次化原理圖，把不同功能不同模塊的電路分成不同的頁，這樣無論是讀圖還是以后重復使用都能明顯的減少工作量。使用成熟的設計總是要比設計新電路的風險小。每次看到把所有電路都放在一張圖紙上，一片密密麻麻的器件，腦袋就能大一圈。

1.系統布局是否保證布線的合理或者最優，是否能保證布線的可靠進行，是否能保證電路工作的可靠性。在布局的時候需要對信號的走向以及電源和地線網絡有整體的了解和規劃。2.印制板尺寸是否與加工圖紙尺寸相符，能否符合PCB制造工藝要求、有無行為標記。這一點需要特別注意，不少PCB板的電路布局和布線都設計得很漂亮、合理，但是疏忽了定位接插件的精確定位，導致設計的電路無法和其他電路對接。3.元件在二維、三維空間上有無沖突。注意器件的實際尺寸，特別是器件的高度。在焊接免布局的元器件，高度一般不能超過3mm。4.元件布局是否疏密有序、排列整齊，是否全部布完。在元器件布局的時候，不僅要考慮信號的走向和信號的類型、需要注意或者保護的地方，同時也要考慮器件布局的整體密度，做到疏密均勻。5.需經常更換的元件能否方便地更換，插件板插入設備是否方便。應保證經常更換的元器件的更換和接插的方便和可靠。6.調整可調元件是否方便。7.熱敏元件與發熱元件之間是否有適當的距離。8.在需要散熱的地方是否裝有散熱器或者風扇，空氣流是否通暢。應注意元器件和電路板的散熱。9.信號走向是否順暢且互連最短。10.插頭、插座等與機械設計是否矛盾。11.線路的干擾問題是否有所考慮。12.電路板的機械強度和性能是否有所考慮。13.電路板布局的藝術性及其美觀性。

一、沉金板與鍍金板的區別二、為什么要用鍍金板隨著IC 的集成度越來越高，IC腳也越多越密。而垂直噴錫工藝很難將成細的焊盤吹平整，這就給SMT的貼裝帶來了難度;另外噴錫板的待用壽命(shelf life)很短。而鍍金板正好解決了這些問題： 1對于表面貼裝工藝，尤其對于0603及0402 超小型表貼，因為焊盤平整度直接關系到錫膏印制工序的質量，對后面的再流焊接質量起到決定性影響，所以，整板鍍金在高密度和超小型表貼工藝中時常見到。2在試制階段，受元件采購等因素的影響往往不是板子來了馬上就焊，而是經常要等上幾個星期甚至個把月才用，鍍金板的待用壽命(shelf life)比鉛錫合金長很多倍所以大家都樂意采用。再說鍍金PCB在度樣階段的成本與鉛錫合金板相比相差無幾。但隨著布線越來越密，線寬、間距已經到了3-4MIL。因此帶來了金絲短路的問題：隨著信號的頻率越來越高，因趨膚效應造成信號在多鍍層中傳輸的情況對信號質量的影響越明顯：趨膚效應是指：高頻的交流電，電流將趨向集中在導線的表面流動。根據計算，趨膚深度與頻率有關：鍍金板的其它缺點在沉金板與鍍金板的區別表中已列出。

從IC芯片的發展及封裝形式來看，芯片體積越來越小、引腳數越來越多;同時，由于近年來IC工藝的發展，使得其速度也越來越高。這就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設計能否成功的關鍵因素。隨著電子系統中邏輯復雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計，線跡互連和板層的影響可以不考慮，但當頻率超過50 MHz時，互連關系必須考慮，而在*定系統性能時還必須考慮印刷電路板板材的電參數。因此，高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(Signal Integrity，SI)問題。當硬件工作頻率增高后，每一根布線網絡上的傳輸線都可能成為發射天線，對其他電子設備產生電磁輻射或與其他設備相互干擾，從而使硬件時序邏輯產生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標準提出了解決硬件實際布線網絡可能產生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數字電路設計的幾個基本概念在高速數字電路中，由于串擾、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要;另外，隨著現有電氣系統耦合結構越來越復雜，電磁兼容性也變成了一個不能不考慮的問題。要解決高速電路設計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統中，也會出現信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。