1. 如果是人工焊接，要養成好的習慣，首先，焊接前要目視檢查一遍PCB板，并用萬用表檢查關鍵電路(特別是電源與地)是否短路;其次，每次焊接完一個芯片就用萬用表測一下電源和地是否短路;此外，焊接時不要亂甩烙鐵，如果把焊錫甩到芯片的焊腳上(特別是表貼元件)，就不容易查到。2. 在計算機上打開PCB圖，點亮短路的網絡，看什么地方離的最近，最容易被連到一塊。特別要注意IC內部短路。3. 發現有短路現象。拿一塊板來割線(特別適合單/雙層板),割線后將每部分功能塊分別通電,一部分一部分排除。4. 使用短路定位分析儀，如：新加坡PROTEQ CB2000短路追蹤儀，香港靈智科技QT50短路追蹤儀，英國POLAR ToneOhm950多層板路短路探測儀等等。5. 如果有BGA芯片，由于所有焊點被芯片覆蓋看不見，而且又是多層板(4層以上)，因此最好在設計時將每個芯片的電源分割開，用磁珠或0歐電阻連接，這樣出現電源與地短路時，斷開磁珠檢測，很容易定位到某一芯片。由于BGA的焊接難度大，如果不是機器自動焊接，稍不注意就會把相鄰的電源與地兩個焊球短路。

一個布局是否合理沒有判斷標準，可以采用一些相對簡單的標準來判斷布局的優劣。最常用的標準就是使飛線總長度盡可能短。一般來說，飛線總長度越短，意味著布線總長度也是越短(注意：這只是相對于大多數情況是正確的，并不是完全正確);走線越短，走線所占據的印制板面積也就越小，布通率越高。在走線盡可能短的同時，還必須考慮布線密度的問題。如何布局才能使飛線總長度最短并且保證布局密度不至于過高而不能實現是個很復雜的問題。因為，調整布局就是調整封裝的放置位置，一個封裝的焊盤往往和幾個甚至幾十個網絡同時相關聯，減小一個網絡飛線長度可能會增長另一個網絡的飛線長度。如何能夠調整封裝的位置到最佳點實在給不出太實用的標準，實際操作時，主要依靠設計者的經驗觀查屏幕顯示的飛線是否簡捷、有序和計算出的總長度是否最短。飛線是手工布局和布線的主要參考標準，手工調整布局時盡量使飛線走最短路徑，手工布線時常常按照飛線指示的路徑連接各個焊盤。Protel的飛線優化算法可以有效地解決飛線連接的最短路徑問題。飛線的連接策略Protel提供了兩種飛線連接方式供使用者選擇：順序飛線和最短樹飛線。在布線參數設置中的飛線模式頁可以設置飛線連接策略，應該選擇最短樹策略。動態飛線在有關飛線顯示和控制一節中已經講到： 執行顯示網絡飛線、顯示封裝飛線和顯示全部飛線命令之一后飛線顯示開關打開，執行隱含全部飛線命令后飛線顯示開關關閉。

一個高明的CAD工程師需要做的是：如何綜合考慮各方意見，達到最佳結合點。以下為EDADOC專家根據個人在通訊產品PCB設計的多年經驗，所總結出來的層疊設計參考，與大家共享。 PCB層疊設計基本原則 CAD工程師在完成布局(或預布局)后，重點對本板的布線瓶徑處進行分析，再結合EDA軟件關于布線密度(PIN/RAT)的報告參數、綜合本板諸如差分線、敏感信號線、特殊拓撲結構等有特殊布線要求的信號數量、種類確定布線層數;再根據單板的電源、地的種類、分布、有特殊布線需求的信號層數，綜合單板的性能指標要求與成本承受能力，確定單板的電源、地的層數以及它們與信號層的相對排布位置。單板層的排布一般原則：A)與元件面相鄰的層為地平面，提供器件屏蔽層以及為頂層布線提供回流平面;B)所有信號層盡可能與地平面相鄰(確保關鍵信號層與地平面相鄰);C)主電源盡可能與其對應地相鄰;D)盡量避免兩信號層直接相鄰;

PCB上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時，蛇形走線的主要作用是補償“同一組相關”信號線中延時較小的部分，這些部分通常是沒有或比其它信號少通過另外的邏輯處理;最典型的就是時鐘線，通常它不需經過任何其它邏輯處理，因而其延時會小于其它相關信號。高速數字PCB板的等線長是為了使各信號的延遲差保持在一個范圍內,保證系統在同一周期內讀取的數據的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數據),一般要求延遲差不超過1/4時鐘周期,單位長度的線延遲差也是固定的,延遲跟線寬,線長,銅厚,板層結構有關,但線過長會增大分布電容和分布電感,使信號質量,所以時鐘IC引腳一般都接RC端接,但蛇形走線并非起電感的作用,相反的,電感會使信號中的上升元中的高次諧波相移,造成信號質量惡化,所以要求蛇形線間距最少是線寬的兩倍,信號的上升時間越小就越易受分布電容和分布電感的影響.因為應用場合不同具不同的作用,如果蛇形走線在電腦板中出現，其主要起到一個濾波電感的作用，提高電路的抗干擾能力，電腦主機板中的蛇形走線，主要用在一些時鐘信號中，如CIClk,AGPClk，它的作用有兩點：1、阻抗匹配2、濾波電感。對一些重要信號，如INTEL HUB架構中的HUBLink，一共13根，跑233MHz，要求必須嚴格等長，以消除時滯造成的隱患，繞線是解決辦法。一般來講，蛇形走線的線距>=2倍的線寬。PCI板上的蛇行線就是為了適應PCI33MHzClock的線長要求。若在一般普通PCB板中，是一個分布參數的 LC濾波器，還可作為收音機天線的電感線圈，短而窄的蛇形走線可做保險絲等等.

河南專業SMT貼片通訊與計算機技術的高速發展使得高速PCB設計進入了千兆位領域，新的高速器件應用使得如此高的速率在背板和單板上的長距離傳輸成為可能，SMT貼片加工廠但與此同時，PCB設計中的信號完整性問題(SI)、電源完整性以及電磁兼容方面的問題也更加突出。信號完整性是指信號在信號線上傳輸的質量，主要問題包括反射、振蕩、時序、地彈和串擾等。信號完整性差不是由某個單一因素導致，而是板級設計中多種因素共同引起。在千兆位設備的PCB板設計中，一個好的信號完整性設計要求工程師全面考慮器件、傳輸線互聯方案、電源分配以及EMC方面的問題。高速PCB設計EDA工具已經從單純的仿真驗證發展到設計和驗證相結合，幫助設計者在設計早期設定規則以避免錯誤而不是在設計后期發現問題。隨著數據速率越來越高設計越來越復雜，高速PCB系統分析工具變得更加必要，這些工具包括時序分析、信號完整性分析、設計空間參數掃描分析、EMC設計、電源系統穩定性分析等。這里我們將著重討論在千兆位設備PCB設計中信號完整性分析應考慮的一些問題。高速器件與器件模型盡管千兆位發送與接收元器件供應商會提供有關芯片的設計資料，但是器件供應商對于新器件信號完整性的了解也存在一個過程，這樣器件供應商給出的設計指南可能并不成熟，還有就是器件供應商給出的設計約束條件通常都是非常苛刻的，對設計工程師來說要滿足所有的設計規則會非常困難。所以就需要信號完整性工程師運用仿真分析工具對供應商的約束規則和實際設計進行分析，考察和優化元器件選擇、拓撲結構、匹配方案、匹配元器件的值，并最終開發出確保信號完整性的PCB布局布線規則。因此，千兆位信號的精確仿真分析變得十分重要，而器件模型在信號完整性分析工作中的作用也越來越得到重視。