1)專門用于探測的測試焊盤的直徑應該不小于0.9mm 。2) 測試焊盤周圍的空間應大于0.6mm 而小于5mm 。如果元器件的高度大于6. 7mm，那么測試焊盤應置于該元器件5mm 以外。3) 在距離印制電路板邊緣3mm 以內不要放置任何元器件或測試焊盤。4) 測試焊盤應放在一個網格中2.5mm孔的中心。如果有可能，允許使用標準探針和一個更可靠的固定裝置。5) 不要依靠連接器指針的邊緣來進行焊盤測試。測試探針很容易損壞鍍金指針。6) 避免鍍通孔-印制電路板兩邊的探查。把測試頂端通過孔放到印制電路板的非元器件/焊接面上。

從IC芯片的發展及封裝形式來看，芯片體積越來越小、引腳數越來越多;同時，由于近年來IC工藝的發展，使得其速度也越來越高。這就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設計能否成功的關鍵因素。隨著電子系統中邏輯復雜度和時鐘頻率的迅速提高，信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統電氣性能的影響也越發重要。對于低頻設計，線跡互連和板層的影響可以不考慮，但當頻率超過50 MHz時，互連關系必須考慮，而在*定系統性能時還必須考慮印刷電路板板材的電參數。因此，高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性(Signal Integrity，SI)問題。當硬件工作頻率增高后，每一根布線網絡上的傳輸線都可能成為發射天線，對其他電子設備產生電磁輻射或與其他設備相互干擾，從而使硬件時序邏輯產生混亂。電磁兼容性(Electromagnetic Compatibility，EMC)的標準提出了解決硬件實際布線網絡可能產生的電磁輻射干擾以及本身抵抗外部電磁干擾的基本要求。1 高速數字電路設計的幾個基本概念在高速數字電路中，由于串擾、反射、過沖、振蕩、地彈、偏移等信號完整性問題，本來在低速電路中無需考慮的因素在這里就顯得格外重要;另外，隨著現有電氣系統耦合結構越來越復雜，電磁兼容性也變成了一個不能不考慮的問題。要解決高速電路設計的問題，首先需要真正明白高速信號的概念。高速不是就頻率的高低來說的，而是由信號的邊沿速度決定的，一般認為上升時間小于4倍信號傳輸延遲時可視為高速信號。即使在工作頻率不高的系統中，也會出現信號完整性的問題。這是由于隨著集成電路工藝的提高，所用器件I/O端口的信號邊沿比以前更陡更快，因此在工作時鐘不高的情況下也屬于高速器件，隨之帶來了信號完整性的種種問題。

河南開發電路板組裝測試1.寄生電容過孔本身存在著對地或電源的寄生電容，如果已知過孔在內層上的隔離孔直徑為D2;開發電路板組裝測試過孔焊盤的直徑為D1;PCB的厚度為T;板基材的相對介電常數為ε;過孔的寄生電容延Κ了電路中信號的上升時問，降低了電路的速度。如果一塊厚度為25mil的PCB，使用內徑為10mil，焊盤直徑為20mil的過孔，內層電氣間隙寬度為32mil時，可以通過上面的公式近似算出過孔的寄生電容大致為0.259 pF。如果走線的特性阻抗為30Ω,則該寄生電容引起的信號上升時間延長量。系數1/2是因為過孔在走線的中途。從這些數值可以看出，盡管單個過孔的寄生電容引起的上升沿變緩的效用不是很明顯，但是如果走線中多次使用過孔進行層間的切換，設計者還是要慎重考慮的。2.寄生電感過孔還具有與其高度和直徑直接相關的串聯寄生電感。若九是過孔的高度;d是中心鉆孔的直徑;則過孔的寄生電感L近似為在高速數字電路的設計中，寄生電感帶來的危害超過寄生電容的影響。過孔的寄生串聯電感會削弱旁路電容在電源或地平面濾除噪聲的作用，減弱整個電源系統的濾波效用c因此旁路和去耦電容的過孔應該盡可能短，以使其電感值最小。通過上面對過孔寄生特性的分析，為了減小過孔的寄生效應帶來的不利影響，在進行高速PCB設計時應盡量做到：· 盡量減少過孔，尤其是時鐘信號走線;· 使用較薄的PCB有利于減小過孔的兩種寄生參數;· 過孔阻抗應該盡可能與其連接的走線的阻抗相匹配，以便減小信號的反射;

如果阻抗變化只發生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預算要求，阻抗變化必須小于10%。這有時很難做到，以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。如果阻抗變化發生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個端點處都會發生反射，一次是阻抗變大，發生正反射，接著阻抗變小，發生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發生，那么總的反射電壓只有0.04V，小于5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那么阻抗變化處的時延小于0.2ns對應1.2英寸，反射就不會產生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會有問題。

現在市面上流行的EDA工具軟件很多，但除了使用的術語和功能鍵的位置不一樣外都大同小異，如何用這些工具更好地實現PCB的設計呢?在開始布線之前對設計進行認真的分析以及對工具軟件進行認真的設置將使設計更加符合要求。下面是一般的設計過程和步驟。1、確定PCB的層數電路板尺寸和布線層數需要在設計初期確定。如果設計要求使用高密度球柵數組(BGA)組件，就必須考慮這些器件布線所需要的最少布線層數。布線層的數量以及層疊(stack-up)方式會直接影響到印制線的布線和阻抗。板的大小有助于確定層疊方式和印制線寬度，實現期望的設計效果。多年來，人們總是認為電路板層數越少成本就越低，但是影響電路板的制造成本還有許多其它因素。近幾年來，多層板之間的成本差別已經大大減小。在開始設計時最好采用較多的電路層并使敷銅均勻分布，以避免在設計臨近結束時才發現有少量信號不符合已定義的規則以及空間要求，從而被迫添加新層。在設計之前認真的規劃將減少布線中很多的麻煩。2、設計規則和限制自動布線工具本身并不知道應該做些什幺。為完成布線任務，布線工具需要在正確的規則和限制條件下工作。不同的信號線有不同的布線要求，要對所有特殊要求的信號線進行分類，不同的設計分類也不一樣。每個信號類都應該有優先級，優先級越高，規則也越嚴格。規則涉及印制線寬度、過孔的最大數量、平行度、信號線之間的相互影響以及層的限制，這些規則對布線工具的性能有很大影響。認真考慮設計要求是成功布線的重要一步。