隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性已經成為高速數字PCB設計必須關心的問題之一。元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導致系統工作不穩定，甚至完全不工作。如何在PCB板的設計過程中充分考慮到信號完整性的因素，并采取有效的控制措施，已經成為當今PCB設計業界中的一個熱門課題?；谛盘柾暾杂嬎銠C分析的高速數字PCB板設計方法能有效地實現PCB設計的信號完整性。1. 信號完整性問題概述信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中信號能夠以要求的時序、持續時間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現了信號完整性問題。從廣義上講，信號完整性問題主要表現為5個方面：延遲、反射、串擾、同步切換噪聲(SSN)和電磁兼容性(EMI)。延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發送端發出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統的時序產生影響，在高速數字系統中，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。另外，當PCB板上導線(高速數字系統中稱為傳輸線)的特征阻抗與負載阻抗不匹配時，信號到達接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發生畸變，甚至出現信號的過沖和下沖。信號如果在傳輸線上來回反射，就會產生振鈴和環繞振蕩。

(一) 畫好原理圖很多工程師都覺得layout工作更重要一些，原理圖就是為了生成網表方便PCB做檢查用的。其實，在后續電路調試過程中原理圖的作用會更大一些。無論是查找問題還是和同事交流，還是原理圖更直觀更方便。另外養成在原理圖中做標注的習慣，把各部分電路在layout的時候要注意到的問題標注在原理圖上，對自己或者對別人都是一個很好的提醒。層次化原理圖，把不同功能不同模塊的電路分成不同的頁，這樣無論是讀圖還是以后重復使用都能明顯的減少工作量。使用成熟的設計總是要比設計新電路的風險小。每次看到把所有電路都放在一張圖紙上，一片密密麻麻的器件，腦袋就能大一圈。(二) 好好進行電路布局心急的工程師畫完原理圖，把網表導入PCB后就迫不及待的把器件放好，開始拉線。其實一個好的PCB布局能讓你后面的拉線工作變得簡單，讓你的PCB工作的更好。每一塊板子都會有一個信號路徑，PCB布局也應該盡量遵循這個信號路徑，讓信號在板子上可以順暢的傳輸，人們都不喜歡走迷宮，信號也一樣。如果原理圖是按照模塊設計的，PCB也一樣可以。按照不同的功能模塊可以把板子劃分為若干區域。模擬數字分開，電源信號分開，發熱器件和易感器件分開，體積較大的器件不要太靠近板邊，注意射頻信號的屏蔽等等……多花一分的時間去優化PCB的布局，就能在拉線的時候節省更多的時間。

一個布局是否合理沒有判斷標準，可以采用一些相對簡單的標準來判斷布局的優劣。最常用的標準就是使飛線總長度盡可能短。一般來說，飛線總長度越短，意味著布線總長度也是越短(注意：這只是相對于大多數情況是正確的，并不是完全正確);走線越短，走線所占據的印制板面積也就越小，布通率越高。在走線盡可能短的同時，還必須考慮布線密度的問題。如何布局才能使飛線總長度最短并且保證布局密度不至于過高而不能實現是個很復雜的問題。因為，調整布局就是調整封裝的放置位置，一個封裝的焊盤往往和幾個甚至幾十個網絡同時相關聯，減小一個網絡飛線長度可能會增長另一個網絡的飛線長度。如何能夠調整封裝的位置到最佳點實在給不出太實用的標準，實際操作時，主要依靠設計者的經驗觀查屏幕顯示的飛線是否簡捷、有序和計算出的總長度是否最短。飛線是手工布局和布線的主要參考標準，手工調整布局時盡量使飛線走最短路徑，手工布線時常常按照飛線指示的路徑連接各個焊盤。Protel的飛線優化算法可以有效地解決飛線連接的最短路徑問題。飛線的連接策略Protel提供了兩種飛線連接方式供使用者選擇：順序飛線和最短樹飛線。在布線參數設置中的飛線模式頁可以設置飛線連接策略，應該選擇最短樹策略。動態飛線在有關飛線顯示和控制一節中已經講到： 執行顯示網絡飛線、顯示封裝飛線和顯示全部飛線命令之一后飛線顯示開關打開，執行隱含全部飛線命令后飛線顯示開關關閉。

專業線路板貼片如果阻抗變化只發生一次，例如線寬從8mil變到6mil后，一直保持6mil寬度這種情況，要達到突變處信號反射噪聲不超過電壓擺幅的5%這一噪聲預算要求，線路板貼片阻抗變化必須小于10%。這有時很難做到，以 FR4板材上微帶線的情況為例，我們計算一下。如果線寬8mil，線條和參考平面之間的厚度為4mil，特性阻抗為46.5歐姆。線寬變化到6mil后特性阻抗變成54.2歐姆，阻抗變化率達到了20%。反射信號的幅度必然超標。至于對信號造成多大影響，還和信號上升時間和驅動端到反射點處信號的時延有關。但至少這是一個潛在的問題點。幸運的是這時可以通過阻抗匹配端接解決問題。如果阻抗變化發生兩次，例如線寬從8mil變到6mil后，拉出2cm后又變回8mil。那么在2cm長6mil寬線條的兩個端點處都會發生反射，一次是阻抗變大，發生正反射，接著阻抗變小，發生負反射。如果兩次反射間隔時間足夠短，兩次反射就有可能相互抵消，從而減小影響。假設傳輸信號為1V，第Y次正反射有0.2V被反射，1.2V繼續向前傳輸，第二次反射有 -0.2*1.2 = 0.24v被反射回。再假設6mil線長度極短，兩次反射幾乎同時發生，那么總的反射電壓只有0.04V，小于5%這一噪聲預算要求。因此，這種反射是否影響信號，有多大影響，和阻抗變化處的時延以及信號上升時間有關。研究及實驗表明，只要阻抗變化處的時延小于信號上升時間的20%，反射信號就不會造成問題。如果信號上升時間為1ns，那么阻抗變化處的時延小于0.2ns對應1.2英寸，反射就不會產生問題。也就是說，對于本例情況，6mil寬走線的長度只要小于3cm就不會有問題。